prikaz prve stranice dokumenta Programski model aritmetičko-logičke jedinice mikroprocesora
  Preuzmi
PDF 147.75 KB
diplomski rad
Programski model aritmetičko-logičke jedinice mikroprocesora
2015. urn:nbn:hr:200:581127
Toth, Goran
Sveučilište Josipa Jurja Strossmayera u Osijeku
Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek
Zavod za računalno inženjerstvo i automatiku
Katedra za računalno inženjerstvo

Citirajte ovaj rad

Toth, G. (2015). Programski model aritmetičko-logičke jedinice mikroprocesora (Diplomski rad). Osijek: Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:200:581127

Toth, Goran. "Programski model aritmetičko-logičke jedinice mikroprocesora." Diplomski rad, Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek, 2015. https://urn.nsk.hr/urn:nbn:hr:200:581127

Toth, Goran. "Programski model aritmetičko-logičke jedinice mikroprocesora." Diplomski rad, Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek, 2015. https://urn.nsk.hr/urn:nbn:hr:200:581127

Toth, G. (2015). 'Programski model aritmetičko-logičke jedinice mikroprocesora', Diplomski rad, Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek, citirano: 21.11.2024., https://urn.nsk.hr/urn:nbn:hr:200:581127

Toth G. Programski model aritmetičko-logičke jedinice mikroprocesora [Diplomski rad]. Osijek: Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek; 2015 [pristupljeno 21.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:200:581127

G. Toth, "Programski model aritmetičko-logičke jedinice mikroprocesora", Diplomski rad, Sveučilište Josipa Jurja Strossmayera u Osijeku, Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek, Osijek, 2015. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:200:581127

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:200:581127
Prijavite se u repozitorij kako biste mogli spremiti objekt u svoju listu.
Podaci o radu
NaslovProgramski model aritmetičko-logičke jedinice mikroprocesora
Naslov (engleski)Programming model of arithmetic-logic unit in a microprocessor
AutorGoran Toth
MentorŽeljko Hocenski (mentor)
MentorIvan Vidović (mentor)
Član povjerenstvaŽeljko Hocenski (predsjednik povjerenstva)
Član povjerenstvaIvan Aleksi (član povjerenstva)
Član povjerenstvaTomislav Keser (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište Josipa Jurja Strossmayera u Osijeku
Fakultet elektrotehnike, računarstva i informacijskih tehnologija Osijek
(Zavod za računalno inženjerstvo i automatiku)
(Katedra za računalno inženjerstvo)
Osijek
Datum i država obrane2015-07-14, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Računarstvo
Procesno računarstvo
Sažetak
U ovom diplomskom radu upotrebom VHDL-a dizajniran je programski model 8-bitne aritmetičko-logičke jedinice mikroprocesora. Za dizajniranje i verifikaciju programskog modela, korišten je Xilinx ISE 14.7 programski paket te razvojni sustav Nexys 3. Realizirana je 21 različita operacija (aritmetičke operacije, logičke operacije, operacije pomaka i operacije usporedbe). Simulacija je provedena za niz testnih slučajeva koji su pokazali ispravan rad. Za potrebe testiranja modela implementiranog na razvojni sustav, dizajnirano je testno sučelje koje omogućava unos podataka putem tipkovnice i prikaz rezultata na 7-segmentnim pokaznicima. Implementirani model je testiran korištenjem istih testnih slučajeva kao za simulaciju i na taj način je dokazan ispravan rad.
Sažetak (engleski)
This diploma thesis is describing a model design of a microprocessors 8-bit arithmeticlogic unit using VHDL. Xilinx ISE 14.7 software package is used for designing and verification of the program model. Nexys 3 development platform is used for implementation. 21 different operations are designed, like arithmetic operations, logic operations, shift operations and comparisons. The simulation was carried out for a number of test cases that showed proper operation. A interface that enables data entry via the keyboard was designed for testing purposes of the model implemented on the development system. The result is displayed on a 7-segment dispay unit. The implemented model was tested using the same test cases as the simulation and the results are showing correct model operation.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:200:581127
Studijski programNaziv: Računarstvo
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka računarstva (mag.ing.comp.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaOtvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2016-08-03 10:12:55